In this paper, a VHDL model of a second-order all-digital phase-locked loop (ADPLL) based on bang-bang phase detectors is presented. The developed ADPLL is destined to be a part of a distributed clock generators based on networks of the ADPLL. The paper presents an original model and architecture of a digital multi-bit phase-frequency detector (PFD), and describes in details the VHDL modeling of metastability issues related with asynchronous operation of the digital PFD. This particular architecture of the digital PHD is required by the synchronised operation of the ADPLL network in the context of distributed clock generator. The whole ADPLL model have been validated by purely behavioral (VHDL) and mixed simulation, in which the digital PFD detector was represented by its transistor-level model

چکیده

در این مقاله، یک مدل VHDL از یک حلقه قفل فاز تمام دیجیتال مرتبه دوم (ADPLL) بر اساس آشکارسازهای فاز انفجاری ارائه شده است. ADPLLتوسعه یافته، به عنوان بخشی از یک ژنراتورهای کلاک توزیعی مبتنی بر شبکه های ADPLL انتخاب می شود. این مقاله یک مدل و معماری اصلی از یک آشکارساز فاز با فرکانس چند بیتی دیجیتال (PFD) ارائه می دهد و مدل سازی VHDL از مسائل و متاپایداری مرتبط با عملیات ناهمزمان PFD­های دیجیتال در جزئیات توضیح می دهد. این معماری خاص از PHD دیجیتال توسط عملیات همزمان شبکه ADPLL در زمینه ژنراتور کلاک توزیعی، مورد نیاز است. کل مدل ADPLL توسط شبیه سازی صرفا رفتاری (VHDL) و مخلوط تایید شده است، که در آن آشکارساز دیجیتال PFD توسط مدل سطح ترانزیستور آن نشان داده شد.

1-مقدمه

امروزه تعداد عناصر ترتیبی در سیستم های روی تراشه (SoC) با پیشرفت های اخیر در فن آوری های VLSI مدرن افزایش یافته است. شبکه های توزیع کلاک سنتی مبتنی بر درختان و شبکه ها معایبی برای این SoCهای پیچیده دارند، چون هیچ راه حلی برای کاهش عدم دقت (مشکلات کجی و جیتر) کلاک تحویلی در نظر گرفته نشده است...