چکیده

قطعۀ  نانو مقیاس جدیدی به نام دیود اثر میدانی با اتصال جانبی (S-FED) متشکل از دیود و SOI-MOSFET مسطح پیش از این مطرح شده بود. در این مقاله، S-FED از نظر تابع کار با در نظر گرفتن طراحی گیت های منطقی مانند NOT، NAND، NOR و XOR بهینه سازی می شود. نتایج حاصل نشان می دهند که تابع کار بهینه برابر با eV 4.7 است که در آن می توان بالاترین مقدار ION/IOFF را به دست آورد. برای تعیین عملکرد گیت های منطقی پیشنهادی از شبیه سازی های حالت ترکیبی استفاده شده است. همچنین اثبات کاهش مصرف توان کل تا 56 درصد نیز ارائه شده است به طوری که گیت NOT مبتنی بر S-FED باعث بهبود حاصلضرب توان-تاخیر در حدود 30 درصد در مقایسه با نسخۀ مبتنی بر CMOS می شود. فرآیند ساخت و تولید مشابه فن‌ آوری CMOS می تواند برای تسهیل دستیابی عملی به نسل جدید گیت های منطقی مبتنی بر S-FED بسیار سودمند باشد.

1-مقدمه

کوچک‌ سازی مقیاس فن‌ آوری MOSFET برای دستیابی به عملکرد مطلوب، چگالی بسته‌بندی و قابلیت اطمینان همواره مورد توجه بوده است همان طور که در قانون مور پیش بینی شده بود. با این حال، کوچک‌ سازی مقیاس باعث ایجاد مسائل جدی به ویژه در فن‌ آوری های زیرمیکرومتر و نانو مقیاس عمیق شده است [1]، [2]. ساختارهای جدیدی برای غلبه بر مسائل ناشی از بلند پروازی های حوزۀ فن‌ آوری CMOS نانو مقیاس پیشنهاد شده اند...

میتوانید از لینک ابتدای صفحه، مقاله انگلیسی را رایگان دانلود فرموده و چکیده انگلیسی و سایر بخش های مقاله را مشاهده فرمایید.