Scaling of CMOS technology improved the speed nevertheless the leakage currents are leftover as an adverse effect. The problem has taken a serious turn as the scaling extends into ultra-deep-submicron (UDSM) region. These unsolicited leakage currents should be minimized for the smooth functioning of the circuit. Designing of such leakage free nanoscale CMOS circuits turns to be a challenging task. In this work, we address the issue of leakage power that arises with the device channel length scaling to sub-100nm. We present a circuit technique to mitigate the leakage currents of MOSFET through controlling the voltage at the source terminal of the MOSFET. CMOS inverter designed using the proposed technique results in 98% and 30% improvement in static and total power dissipation respectively compared with its conventional design. The simulation results of NAND and NOR gates designed using the same technique indicates 15.89% and 18.83% improvement in the total power compared with their corresponding conventional designs. 11-stage CMOS ring oscillator designed using the proposed technique is analyzed, and corresponding simulation results are reported. Comparison of the proposed circuits in terms of power dissipation and delay with two existing techniques is presented. The circuits designed using the proposed technique results in good Power-Delay Product

چکیده

بر سرعت کوچک شدن فناوری CMOS افزوده شده است، با این وجود جریان های نشتی هنوز هم به عنوان یک اثر نامطلوب باقی مانده اند. این مسئله به مشکلی جدی بدل گشته است، چرا که کوچک شدن فناوری CMOS به حوزه فرا ژرف زیرمیکرون (UDSM) گسترش یافته است. این جریان های نشتی ناخواسته را بایستی برای عملکرد یکنواخت مدار، به حداقل رسانید. طراحی این مدارهای CMOS مقیاس نانو که فاقد نشتی باشند به کار چالش برانگیزی بدل شده است. در این پژوهش، ما به مسئله توان نشتی پرداختیم که از تغییر اندازه طول کانال قطعات به مقادیر کمتر از 100 نانومتر ناشی می شود. ما یک تکنیک مداری برای کاهش جریان های نشتی MOSFET از طریق کنترل نمودن ولتاژ در ترمینال سورس MOSFET ارائه دادیم. اینورتر CMOS طراحی­ شده با استفاده از تکنیک پیشنهادی موجب پیشرفت 98% و 30% به ترتیب در تلفات استاتیک و توان کل در مقایسه با طراحی رایج آن شد. نتایج شبیه سازی گیت های NAND و NOR طراحی شده با استفاده از همین تکنیک، بهبود 15.89 درصدی و 18.83 درصدی در توان کل در مقایسه با طراحی های متداول مربوطه آنها را نتیجه داد. نوسان ساز حلقه ای 11 گامی CMOS با استفاده از تکنیک پیشنهادی، تحلیل شد، و نتایج شبیه سازی مربوطه گزارش شد. مقایسه مدارهای پیشنهادی به لحاظ تلفات توان و تأخیر با دو تکنیک موجود، ضرب توان-تأخیر خوب (PDP) را نتیجه داد.

1-مقدمه

با پیشرفت سریع فناوری در صنعت نیمه هادی، کاربردهای محاسباتی سطح بالا و حتی پیچیده­ بر روی تراشه VLSI با اندازه کوچک با استفاده از فناوری نیمه هادی اکسید فلزی مکمل (CMOS) پیاده سازی شده است. خوشبختانه، رشد فناوری نیمه هادی در فراهم آوردن قطعات با اندازه مطلوب است. با بکارگیری هر کدام از این فناوری های نوین، سرعت مدارهای مجتمع (IC) تقریباً تا 30% افزایش یافته است...