چکیده

یکی از مهمترین عملیات محاسباتی، محاسبات دیجیتال است. بهینه سازی سرعت جمع­ کننده ­ها و همچنین قدرت و ناحیه­ ی تحت پوشش آنها، یک کار چالش برانگیز است. برای این منظور، سیستم­ های بی­شماری در بخش ادبیات پژوهشی ارائه شده است. در این مقاله ما افزونه­ ی جدیدی را برای جمع ­کننده ­­ی باینری پیشنهاد می­کنیم که برای جمع کردنِ ارقامِ باعلامت از آن استفاده می­شود. این جمع­ کننده نه تنها عملوندهای ورودی را کدگذاری می­کند بلکه همچنین از ساختار یک جمع­ کننده­ ی کارآمد جدید نیز بهره می­برد. با استفاده از این تکنیک ما می­توانیم جمع ­کننده­ های کم قدرتی را تولید کنیم که با سرعت بالا، قادر به جمعِ ارقام با علامت می­باشند. مقایسه­ ها نشان می دهد که کاهش قدرت و کاهش سطح، هر دو در FPGA و طراحیِ ابزار دیدِ Synopsys تاثیر دارند.

1-مقدمه

عملیات جمع نقش مهمی را در عملیات محاسبات دیجیتال مانند ضرب و تقسیم ایفا می­کند. با این حال، انتشار رقم نقلی، مسئله مهمی است که علاوه بر عملیات به طول عملوند نیز بستگی دارد. نتیجه­ ی این مورد بیشتر در مدارهای پیچیده­ تر و کم­ سرعت قابل مشاهده می­باشد.

با استفاده از بازنمایی­ های بیش از حد مانند، رقمِ علامت­دارِ باینری (BSD) و سیستم های اعداد رقمیِ علامت دارِ مبنای بالا، می­توانیم در عملیات محاسباتی، انتشار رقم نقلی را حذف نماییم [1-3]. به­منظور سازماندهیِ جمع ­کننده­ های زمان ثابت از بازنمایی BSD استفاده می­شود؛ زیرا در بازنمایی BSD از عملیات جمع بدون رقم نقلی و همچنین طرح منظم VLSI استفاده می­شود. بازنمایی­ های افزونه نیز دارای مزایایی در سیستم عددی باقی مانده می­باشند [4-8]. بنابراین، مهم است که از یک کدگذاری مناسب و طراحی کارآمد برای جمع BSD استفاده کنیم...

میتوانید از لینک ابتدای صفحه، مقاله انگلیسی را رایگان دانلود فرموده و چکیده انگلیسی و سایر بخش های مقاله را مشاهده فرمایید.