چکیده

این مقاله، یک مبدل آنالوگ به دیجیتال (ADC) رجیستر تقریب متوالی (SAR) 10 بیتی MS/s 50 با یک رویه کلیدزنی خازن یکنواخت را ارائه می کند. در مقایسه با مبدل هایی که از رویه متداول استفاده می کنند، انرژی کلیدزنی میانگین و ظرفیت خازنی کل، به ترتیب به اندازه % 81 و % 50 کاهش یافته اند. در رویه کلیدزنی، ولتاژ حالت مشترک ورودی، به تدریج به زمین، همگرا می شود. یک مقایسه کننده بهبود یافته، افست وابسته به سیگنال ناشی از تغییر ولتاژ حالت مشترک را کاهش می دهد. نمونه، با استفاده از فن آوری CMOS 1P8M μm 0/13 ساخته شد. در یک ولتاژ V 1/2 و MS/s 50، ADC، به یک SNDR dB 57/0 دست یافته و mW 0/826 مصرف می کند که منجر به یک معیار شایستگی (FOM) fJ 29 بر گام تبدیل می شود. هسته ADC، تنها یک سطح فعال μm2 265×195 را اشغال می کند.

1-مقدمه

مبدل های آنالوگ به دیجیتال (ADC) رجیستر تقریب متوالی (SAR)، برای تکمیل یک تبدیل، نیاز به چند سیکل مقایسه داشته و بنابراین، سرعت عملیاتی پایینی دارند. ساختارهای SAR، به صورت گسترده در کاربردهای توان پایین و سرعت پایین (کمتر از چند MS/s) استفاده شده اند. در سال های اخیر، با کاهش اندازه های CMOS، ADC SAR ها به نرخ های نمونه برداری چند ده MS/s تا چند GS/s با دقت های 5 بیت تا 10 بیت، دست یافته اند [1]-[12]…

 میتوانید از لینک ابتدای صفحه، مقاله انگلیسی را رایگان دانلود فرموده و چکیده انگلیسی و سایر بخش های مقاله را مشاهده فرمایید