عنوان ترجمه شده مقاله: تحلیل عملکرد یک مدار جمع کننده ی کامل تک بیتی هایبرید سرعت بالای توان پایین

In this paper, a hybrid 1-bit full adder design employing both complementary metal-oxide-semiconductor (CMOS) logic and transmission gate logic is reported. The design was first implemented for 1 bit and then extended for 32 bit also. The circuit was implemented using Cadence Virtuoso tools in 180-and 90-nm technology. Performance parameters such as power, delay, and layout area were compared with the existing designs such as complementary pass-transistor logic, transmission gate adder, transmission function adder, hybrid pass-logic with static CMOS output drive full adder, and so on. For 1.8-V supply at 180-nm technology, the average power consumption (4.1563 μW) was found to be extremely low with moderately low delay (224 ps) resulting from the deliberate incorporation of very weak CMOS inverters coupled with strong transmission gates. Corresponding values of the same were 1.17664 μW and 91.3 ps at 90-nm technology operating at 1.2-V supply voltage. The design was further extended for implementing 32-bit full adder also, and was found to be working efficiently with only 5.578-ns (2.45-ns) delay and 112.79-μW (53.36-μW) power at 180-nm (90-nm) technology for 1.8-V (1.2-V) supply voltage. In comparison with the existing full adder designs, the present implementation was found to offer significant improvement in terms of power and speed

چکیده

در این مقاله، یه طراحی جمع­کننده ­ی کامل تک بیتی هایبرید، با استفاده از هر دو، منطق نیمه­ هادی اکسید فلزی تکمیلی (CMOS) و منطق دریچه­ ی انتقال، ارائه شده است. طراحی ابتدا برای یک بیت و سپس برای 32 بیت، انجام شده است. مدار با استفاده از Cadence Virtuoso Tools  در فناوری 180 و 90 نانومتری، پیاده­ سازی شده است. پارامترهای عملکردی همچون توان، تأخیر و فضای آرایش، با طراحی­ های موجود همچون ترانزیستور عبور منطقی ، جمع­کننده­ ی دریچه ­ی منطقی، جمع­کننده ­ی تابع انتقال، هایبرید عبور منطقی همراه با جمع­کننده­ ی کامل با تحریک خروجی CMOS استاتیک، و غیره مقایسه شده است. با 1.8 ولت تغذیه در فناوری 180 نانومتری، مصرف متوسط توان (4.1563 میکرو وات)، بسیار پایین به دست آمد و تأخیری با میزان متوسط (224 پیکو ثانیه) که نتیجه­ ی الحاق دقیق اینورترهای بسیار ضعیف CMOS­ای بود که دریچه­ های انتقال قوی داشتند. مقادیر متناظر، در فناوری 90 نانومتری، 1.17664 میکرو وات و 91.3 پیکو ثانیه بودند که در ولتاژ تغذیه ­ی 1.2 ولت کار می­کردند. طراحی همچنین برای جمع­کننده ­ی کامل 32 بیتی هم انجام شد و این نتایج به دست آمد که با مقدار فقط 5.578 (2.45) نانو ثانیه تأخیر و توان  112.79 (53.36) میکرو وات، در فناوری 180 (90) نانومتری با ولتاژ تغذیه ­ی 1.8 (1.2) ولت، طراحی بسیار مؤثر است. در مقایسه با طراحی­ های جمع­کننده­ ی کامل موجود، این پیاده­ سازی، بهبود قابل توجهی بر حسب توان و سرعت ارائه می­دهد.