چکیده
یکی از مهمترین عملیات محاسباتی، محاسبات دیجیتال است. بهینه سازی سرعت جمع کننده ها و همچنین قدرت و ناحیه ی تحت پوشش آنها، یک کار چالش برانگیز است. برای این منظور، سیستم های بیشماری در بخش ادبیات پژوهشی ارائه شده است. در این مقاله ما افزونه ی جدیدی را برای جمع کننده ی باینری پیشنهاد میکنیم که برای جمع کردنِ ارقامِ باعلامت از آن استفاده میشود. این جمع کننده نه تنها عملوندهای ورودی را کدگذاری میکند بلکه همچنین از ساختار یک جمع کننده ی کارآمد جدید نیز بهره میبرد. با استفاده از این تکنیک ما میتوانیم جمع کننده های کم قدرتی را تولید کنیم که با سرعت بالا، قادر به جمعِ ارقام با علامت میباشند. مقایسه ها نشان می دهد که کاهش قدرت و کاهش سطح، هر دو در FPGA و طراحیِ ابزار دیدِ Synopsys تاثیر دارند.
1-مقدمه
عملیات جمع نقش مهمی را در عملیات محاسبات دیجیتال مانند ضرب و تقسیم ایفا میکند. با این حال، انتشار رقم نقلی، مسئله مهمی است که علاوه بر عملیات به طول عملوند نیز بستگی دارد. نتیجه ی این مورد بیشتر در مدارهای پیچیده تر و کم سرعت قابل مشاهده میباشد.
با استفاده از بازنمایی های بیش از حد مانند، رقمِ علامتدارِ باینری (BSD) و سیستم های اعداد رقمیِ علامت دارِ مبنای بالا، میتوانیم در عملیات محاسباتی، انتشار رقم نقلی را حذف نماییم [1-3]. بهمنظور سازماندهیِ جمع کننده های زمان ثابت از بازنمایی BSD استفاده میشود؛ زیرا در بازنمایی BSD از عملیات جمع بدون رقم نقلی و همچنین طرح منظم VLSI استفاده میشود. بازنمایی های افزونه نیز دارای مزایایی در سیستم عددی باقی مانده میباشند [4-8]. بنابراین، مهم است که از یک کدگذاری مناسب و طراحی کارآمد برای جمع BSD استفاده کنیم...
میتوانید از لینک ابتدای صفحه، مقاله انگلیسی را رایگان دانلود فرموده و چکیده انگلیسی و سایر بخش های مقاله را مشاهده فرمایید.