Skip Navigation Linksلیست مقالات ترجمه شده / مقالات ترجمه شده مهندسی برق /

عنوان ترجمه شده مقاله: یک تکنیک مداری برای کاهش جریان نشتی در مدارهای CMOS VLSI

در این پژوهش، ما به مسئله توان نشتی پرداختیم که از تغییر اندازه طول کانال قطعات به مقادیر کمتر از 100 نانومتر ناشی می شود
Abstract

Scaling of CMOS technology improved the speed nevertheless the leakage currents are leftover as an adverse effect. The problem has taken a serious turn as the scaling extends into ultra-deep-submicron (UDSM) region. These unsolicited leakage currents should be minimized for the smooth functioning of the circuit. Designing of such leakage free nanoscale CMOS circuits turns to be a challenging task. In this work, we address the issue of leakage power that arises with the device channel length scaling to sub-100nm. We present a circuit technique to mitigate the leakage currents of MOSFET through controlling the voltage at the source terminal of the MOSFET. CMOS inverter designed using the proposed technique results in 98% and 30% improvement in static and total power dissipation respectively compared with its conventional design. The simulation results of NAND and NOR gates designed using the same technique indicates 15.89% and 18.83% improvement in the total power compared with their corresponding conventional designs. 11-stage CMOS ring oscillator designed using the proposed technique is analyzed, and corresponding simulation results are reported. Comparison of the proposed circuits in terms of power dissipation and delay with two existing techniques is presented. The circuits designed using the proposed technique results in good Power-Delay Product

چکیده

بر سرعت کوچک شدن فناوری CMOS افزوده شده است، با این وجود جریان های نشتی هنوز هم به عنوان یک اثر نامطلوب باقی مانده اند. این مسئله به مشکلی جدی بدل گشته است، چرا که کوچک شدن فناوری CMOS به حوزه فرا ژرف زیرمیکرون (UDSM) گسترش یافته است. این جریان های نشتی ناخواسته را بایستی برای عملکرد یکنواخت مدار، به حداقل رسانید. طراحی این مدارهای CMOS مقیاس نانو که فاقد نشتی باشند به کار چالش برانگیزی بدل شده است. در این پژوهش، ما به مسئله توان نشتی پرداختیم که از تغییر اندازه طول کانال قطعات به مقادیر کمتر از 100 نانومتر ناشی می شود. ما یک تکنیک مداری برای کاهش جریان های نشتی MOSFET از طریق کنترل نمودن ولتاژ در ترمینال سورس MOSFET ارائه دادیم. اینورتر CMOS طراحی­ شده با استفاده از تکنیک پیشنهادی موجب پیشرفت 98% و 30% به ترتیب در تلفات استاتیک و توان کل در مقایسه با طراحی رایج آن شد. نتایج شبیه سازی گیت های NAND و NOR طراحی شده با استفاده از همین تکنیک، بهبود 15.89 درصدی و 18.83 درصدی در توان کل در مقایسه با طراحی های متداول مربوطه آنها را نتیجه داد. نوسان ساز حلقه ای 11 گامی CMOS با استفاده از تکنیک پیشنهادی، تحلیل شد، و نتایج شبیه سازی مربوطه گزارش شد. مقایسه مدارهای پیشنهادی به لحاظ تلفات توان و تأخیر با دو تکنیک موجود، ضرب توان-تأخیر خوب (PDP) را نتیجه داد.

1-مقدمه

با پیشرفت سریع فناوری در صنعت نیمه هادی، کاربردهای محاسباتی سطح بالا و حتی پیچیده­ بر روی تراشه VLSI با اندازه کوچک با استفاده از فناوری نیمه هادی اکسید فلزی مکمل (CMOS) پیاده سازی شده است. خوشبختانه، رشد فناوری نیمه هادی در فراهم آوردن قطعات با اندازه مطلوب است. با بکارگیری هر کدام از این فناوری های نوین، سرعت مدارهای مجتمع (IC) تقریباً تا 30% افزایش یافته است...


موسسه ترجمه البرز اقدام به ترجمه مقاله " مهندسی برق " با موضوع " یک تکنیک مداری برای کاهش جریان نشتی در مدارهای CMOS VLSI " نموده است که شما کاربر عزیز می توانید پس از دانلود رایگان مقاله انگلیسی و مطالعه ترجمه چکیده و بخشی از مقدمه مقاله، ترجمه کامل مقاله را خریداری نمایید.
عنوان ترجمه فارسی
یک تکنیک مداری برای کاهش جریان نشتی در مدارهای CMOS VLSI
نویسنده/ناشر/نام مجله :
International Conference on VLSI Systems, Architectures, Technology and Applications
سال انتشار
2016
کد محصول
1010114
تعداد صفحات انگليسی
5
تعداد صفحات فارسی
14
قیمت بر حسب ریال
841,500
نوع فایل های ضمیمه
Pdf+Word
حجم فایل
2 مگا بایت
تصویر پیش فرض


این مقاله ترجمه شده را با دوستان خود به اشتراک بگذارید
سایر مقالات ترجمه شده مهندسی برق را مشاهده کنید.
کاربر عزیز، بلافاصله پس از خرید مقاله ترجمه شده مقاله ترجمه شده و با یک کلیک می توانید مقاله ترجمه شده خود را دانلود نمایید. مقاله ترجمه شده خوداقدام نمایید.
جهت خرید لینک دانلود ترجمه فارسی کلیک کنید
جستجوی پیشرفته مقالات ترجمه شده
برای کسب اطلاعات بیشتر، راهنمای فرایند خرید و دانلود محتوا را ببینید
هزینه این مقاله ترجمه شده 841500 ریال بوده که در مقایسه با هزینه ترجمه مجدد آن بسیار ناچیز است.
اگر امکان دانلود از لینک دانلود مستقیم به هر دلیل برای شما میسر نبود، کد دانلودی که از طریق ایمیل و پیامک برای شما ارسال می شود را در کادر زیر وارد نمایید


این مقاله ترجمه شده مهندسی برق در زمینه کلمات کلیدی زیر است:






CMOS
UDSM
leakage power
CMOS inverter
low power dissipation

تاریخ انتشار در سایت: 2017-03-16
جستجوی پیشرفته مقالات ترجمه شده

خدمات ترجمه تخصصی و ویرایش مقاله مهندسی برق در موسسه البرز

نظرتان در مورد این مقاله ترجمه شده چیست؟

ثبت سفارش جدید